怎麼寫xdc約束檔案setproperty|xdc約束檔案怎麼寫

在java.util.Properties提供有讀取資源檔案的工具。

private static void readProperties() throws IOException { Properties props = new Properties(); InputStream inStream = Spike.class.getResourceAsStream("Mock.properties"); props.load(inStream); Enumeration enums = props.propertyNames(); while (enums.hasMoreElements()) { String key = (String) enums.nextElement(); System.out.println("Property--->>>>[" + key + "] " +props.getProperty(key)); } }。

在java.util.Properties提供有讀取資源檔案的工具。

private static void readProperties() throws IOException {

Properties props = new Properties();

InputStream inStream = Spike.class.getResourceAsStream("Mock.properties");

props.load(inStream);

Enumeration enums = props.propertyNames();

while (enums.hasMoreElements()) {

String key = (String) enums.nextElement();

System.out.println("Property--->>>>[" + key + "] " +props.getProperty(key));

}

}

_delay 。其中，只有那些從 FPGA 管腳進入和/或輸出都不經過任何時序元件的純組合邏輯路徑可以用 set_max_delay / set_min_delay 來約束，其餘 I/O 時序路徑都必須由set_input_delay / set_output_delay 來約束。如果對 FPGA 的 I/O 不加任何約束，Vivado 會缺省認爲時序要求爲無窮大，不僅綜合和實現時不會考慮 I/O 時序，而且在時序分析時也不會報出這些未約束的路徑。

本文以下章節將會着重

第一步：開啟編譯器Eclipse然後開啟一個xml檔案。

第二步：然後點擊鼠標右鍵，後選擇Preferences。

第三步：而後再Preferences裏選擇xml

第四步：第四步：先選擇XML Files，再選擇Editor，再選擇Content Assist

第五步：第五步：再在我所圈出的地方設定時間（500）和字母（.），而後點擊ok即可。

很高興告訴你！自從去年10月Xilinx發佈ISE147之後，ISE套件便暫時沒有了更新計劃，相當於進入了軟件生命中的“中年”；而當初在2012x版本還作爲ISE套件中的一個組件的Vivado，此時已經如早上8、9點鐘的太陽一樣冉冉升起：因爲隨着FPGA/SOC製造工藝、硬件單規模和設計方法的不斷改進，傳統的基於ISE的設計方法已經逐漸不能滿足我們的要求了。

所以針對新的Artix-7/Kintex-7/Virtex-7芯片，Xilinx都建議我們使用全新設計的Vivado套件來進行開發（使用Spartan-6的筒子可以在新設計中考慮向Artix-7過渡了）。此外，因爲ISE套件已經沒有升級計劃表，所以對新的作系統也無法支援了，例如在Win8/81上面，ISE147幾乎無法完美執行，而從Vivado20141版本就開始全面支援了。

直觀的來看，我理解的Vivado套件，相當於把ISE、ISim、XPS、PlanAhead、ChipScope和iMPACT等多個獨立的套件集合在一個Vivado設計環境中，在這個集合的設計流程下，不同的設計階段我們採用不同的工具來完成，此時Vivado可以自動變化選單、工具欄，可以顯著提高效率：因爲不需要在多個軟件間來回切換、調用，白白浪大量的時間。基於Vivado IP集成器（IPI），則把我們對硬件的配置更好地集成到我們的設計中，既極大地提高了對IP的使用和管理，也幫助我們減小了軟件和硬件（例如ZYNQ器件的PS）之間的隔閡。

Vivado HLS則可以把現有的C代碼，在一些特定的規範下直接轉換爲可綜合的邏輯，這也將極大地提高我們實現和移植現有算法的速度。因爲Vivado套件較爲複雜，所以先用一個對比測試，來檢驗一下它們之間的性能差別。

採用的測試環境是：作系統：win7 sp1x64 CPU:I7-4770k，開啓超線程，全部超頻至43GHz ISE: 147 Vivado:20141 使用的芯片：ZYNQ系列中的xc7z020-clg400-2（設計全部在PL中實現） 待測試程序：一個用來做實時仿真的模型（算下來有140424行Verilog代碼）。爲了減小硬盤的延遲影響，作系統和軟件都安裝在SSD上面，而把工程檔案放在RAMdisk上面（因爲綜合、實現的過程都需要大量的小檔案讀取作）。

執行的測試：輸入正確的工程，但是清理所有工程檔案，這樣就可以從0開始完成所有的綜合、翻譯、映射、佈局佈線和升級bit流檔案的所有作；使用的策略則全部用默認策略。首先，在ISE上執行，測試開始時間是7:33:10，生成bit檔案的時間是7:37:01，共花了231秒。

然後，在Vivado上執行。爲了方便測試，在Vivado套件裏直接匯入ISE的工程，源檔案都可以正常匯入，但是約束檔案需要重新配置，因爲ISE使用的ucf格式，而Vivado則升級爲更先進的xdc格式，需要全部重寫約束檔案。

不過這也不是特別困難的事情，例如管腳約束的轉換就比較容易：例如，ucf爲：NET "gateway_out1[0]" LOC = Y12; NET "gateway_out1[0]" IOSTANDARD = LVCMOS18; xdc則爲：set_property PACKAGE_PIN Y12 [get_ports {gateway_out1[0]}] set_property IOSTANDARD LVCMOS18 [get_ports {gateway_out1[0]}] 爲了快速轉換，用查找/替換可以較快的完成其中的一部分轉換。然後在Vivado中點擊reset runs，如圖1所示，這樣會清除所有潛在的已經生成的結果（清除綜合的結果時可以選擇自動清除實現的結果）。

圖1 reset runs 爲了分發揮Vivado套件的潛力，在tcl console裏輸入下面的腳本：set_param generalmaxThreads 8 這樣就可以分發揮最大的CPU潛力了（例如DRC檢查可以使用全部的線程進行並行作）。然後執行產生比特流的作，開始時間是8:15:20，生成bit檔案的時間是8:17:12，共花了112秒。

對比ISE的231秒，可以看出Vivado使用的時間只有ISE的485%。俗話說，“時間就是金”，“效率就是生命”，Vivado只用了不到ISE一半的時間就完成了這個複雜工程的全部實現過程，數據非常有說服力。

當然Vivado使用的內存貌似比ISE多了幾百MB，但是對於現在配置中等的機器都可以達到8GB內存的情況下，這點內存的差距還是可以忽略的。（好馬配好鞍，電腦的這點投資和高端的芯片帶來的性能提升和time-to-market減小相。